IC設計服務廠智原(3035)日前宣布推出UrLib+附加元件庫(Library),可相容於聯電40奈米低功耗40LP製程技術。智原第二季在委託設計(NRE)接案成長及特殊應用晶片(ASIC)出貨回升情況下,法人預估營收可望較上季成長5~9%,毛利率也將逐季改善。

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智原第一季雖然受到工作天數減少及新台幣升值等因素影響,但合併營收14.32億元,僅較上季減少6.1%,平均毛利率達45.3%,在認列將安控產品業務相關資產售予聯詠的5.75億元業外收益後,第一季歸屬母公司稅後淨利達5.21億元,每股淨利2.12元。智原4月合併營收雖季減9.9%達5.70億元,但年增大幅成長44.5%。累計今年前4個月合併營收達20.02億元,年增20.6%。法人預估,智原NRE接案不差,特別是28奈米NRE案量看增,加上ASIC出貨逐步進入旺季,法人預估第二季營收將季增5~9%。

智原日前宣布推出UrLib+附加元件庫,是一組額外客製的元件庫,主要提供與第三方元件庫一起搭配使用,進而優化原第三方元件庫的繞線結果,取得較佳的PPA(功耗/性能/面積)、監控良率變化、降低時脈雜訊干擾、強化靜電保護元件(ESD)保護、降低設計變更(ECO)成本,帶給客戶端更多的附加價值。基於智原24年的元件庫開發與ASIC量產經驗,UrLib+能夠無縫整合聯電40LP製程平台現有的第三方元件庫,以改善繞線結果及量產良率。藉由UrLib+的支援,CPU核心可以在時脈樹(Clock-tree)上節省約43%的功率。而針對元件庫繞線效率,依據電路設計架構或元件取代流程的不同,UrLib+可以協助縮小晶片面積約4~11%。除了現有的40LP製程平台,對於其他第三方的元件庫或製程技術,智原也支援UrLib+移植服務。智原科技總經理王國雍表示,元件庫設計為IC設計的基礎,在ASIC產品多樣化的驅使下,智原對元件庫的設計一直有著開創性的想法與做法。在聯電的先進製程中,持續改善元件庫是智原一貫的目標,相信UrLib+可為IC設計廠商、晶圓廠、以及其他第三方元件庫供應商帶來三者均贏的成果。(工商時報)

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